2019年9月5日
Verilog中宏定义`define的使用
摘要： 书中是`define宏定义+`inlude "file.v"文件包含来实现参数模块化设计的方式 实战： 1.新建参数模块文件（我命名为para.v）； 2.在para.v文件中使用'define宏定义参数： //`define+name+参数 `define STATE_INIT 3'd0 `def 阅读全文
posted @ 2019-09-05 17:15 Pine1 阅读(14075) 评论(0) 推荐(0)