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1.扇出太多引起的时序问题 信号驱动非常大，扇出很大，需要增加驱动能力，如果单纯考虑驱动能力可以尝试增加 buffer 来解决驱动能力，但在插入buffer的同时增加了 route 的延时，容易出现时序报告评分问题。 解决该问题常用方法为进行驱动信号逻辑复制，即对扇出很大的信号产生逻辑进行多次复制， 阅读全文
posted @ 2020-05-29 08:17
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一、FIFO简介 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某 阅读全文
posted @ 2020-05-11 22:14
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欢迎大家关注我的微信公众账号，支持程序媛写出更多优秀的文章 数字IC设计流程是每个IC从业者的第一课，无论你是做前端，后端，还是验证，都需要对芯片的整个设计流程有个基本的了解。 本文章主要介绍以下两点内容： 一、数字IC设计的流程及每个流程需要做的工作 二、每个流程涉及到的EDA工具 在介绍设计流程 阅读全文
posted @ 2020-05-11 13:55
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欢迎大家关注我的微信公众账号，支持程序媛写出更多优秀的文章 11 在介绍AXI之前，先简单说一下总线、接口以及协议的含义 总线、接口和协议，这三个词常常被联系在一起，但是我们心里要明白他们的区别。 总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由由数据线、地址线、控制线等构成。 接口是 阅读全文
posted @ 2020-05-11 13:26
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欢迎大家关注我的微信公众账号，支持程序媛写出更多优秀的文章 1 输入数据同步化的原则 （1）如果输入数据的节拍和本级芯片的处理时钟同频，可以直接用本级芯片的主时钟对输入数据寄存器采样， 完成输入数据的同步化； （2）如果输入数据和本级芯片的处理时钟是异步的，特别是频率不匹配的时候，则只有用处理时钟对 阅读全文
posted @ 2020-05-10 13:20
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详述FPGA的硬件加速器设计思想 阅读全文
posted @ 2020-05-10 11:15
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在工程应用中，如何体现串并转换设计思想呢？怎样才能提高系统的设计速度呢？ 阅读全文
posted @ 2020-05-10 11:11
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欢迎大家关注我的微信公众账号，支持程序媛写出更多优秀的文章 硬件加速是指利用硬件模块来替代软件算法以充分利用硬件所固有的快速特性。 硬件加速实质上是通过增加运算并行性达到加速的目的的。 常常采用流水线和硬件复制的方法。 1 流水线 1.1 适合流水线的场景 如果某个设计的处理流程分为若干步骤，而且整 阅读全文
posted @ 2020-05-10 10:59
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FPGA 设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化 阅读全文
posted @ 2020-05-10 10:23
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欢迎大家关注我的微信公众账号，支持程序媛写出更多优秀的文章 系统任务和系统函数是Verilog标准的一部分，都以字符"$"为开头。系统任务可划分为六类，下面分别给出一些常用任务的用法。 1 显示任务 1.1 display和write任务 向终端或文件写入值时，系统会自动决定表达式参数值的位置大小。 阅读全文
posted @ 2020-04-06 23:34
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