摘要： 一、Codemodule key_debounce(// inputinput clk_50,input rst_n,input key3,key2,key1,// outputoutput[7:0] ledg);reg[2:0] key_rst;always@(posedge clk_50 or negedge rst_n) if(!rst_n) key_rst <= 3'b111; else key_rst <= {key3,key2,key1}; reg[2:0] key_rst_r;always@(posedge clk_50 or negedge rst_n) i 阅读全文

摘要： 一、Testbench三步走: 1、对被测试设计的顶层接口进行例化; 2、给被测试设计的输入接口添加激励; 3、判断被测试设计的输出响应是否满足设计要求;二、简单的Testbench设计： 1、 Testbench中的例化应该把input转换为reg;相应的output就应该转换成wire; 2、 时钟的产生： 方式一、 // Define clk period 50MHz 20ns;// Define "`timescale 1ns/ps"parameter PERIOD = 20ns;initial begin clk=0; forever #(PERIOD... 阅读全文

摘要： 一、Codemodule clk_div(// input input clk_50,input rst_n,// outputoutput clk_div);/*// 25分频reg[5:0] cnt; //2的6次方>50always@(posedge clk_50 or negedge rst_n)beginif(!rst_n)cnt <= 6'd0;else if(cnt<6'd49)cnt <= cnt+1'b1;elsecnt <= 6'd0;endassign clk_div = (cnt <= 6'd2 阅读全文