Verilog设计编程规范(HuaWei)
摘要:
2.1编程风格(CodingStyle)要求2.1.1文件(1)每个模块(module)一般应存在于单独的源文件中,通常源文件名与所包含模块名相同。(2)每个设计文件开头应包含如下注释内容:l年份及公司名称。l作者。l文件名。l所属项目。l顶层模块。l模块名称及其描述。l修改纪录。请参考标准示例程序[3]。2.1.2大小写(1)如无特别需要,模块名和信号名一律采用小写字母。(2)为醒目起见,常数(`define定义)/参数(parameter定义)采用大写字母。2.1.3标识符(1)标识符采用传统C语言的命名方法,即在单词之间以“_”分开,如:max_delay、data_size等等。(2) 阅读全文
posted @ 2011-09-23 08:49 LiangXuan 阅读(1925) 评论(0) 推荐(0)
浙公网安备 33010602011771号