摘要： 跟交通系统似的我们将要讨论的所有内容都基于这张原理图。 源寄存器把信号驱动至目的寄存器。 这些寄存器可能都在FPGA设计中，也可能其中一个来自板上FPGA的外部第三方器件。 源寄存器和目的寄存器都由某一时钟源提供时钟，一般是这里显示的同一时钟源，但是，也可以是两个不同的源提供时钟。 对于这样的寄存器至寄存器通路，我们把发送沿定义为激活源寄存器的时钟沿。 锁存沿是激活目的寄存器的时钟沿。 这些时钟沿之间的关系被用于确定寄存器至寄存器的数据传送是否正常。 这些关系来自设计人员输入的时钟约束。 还要注意的是数据有效窗口，两个寄存器之间通路上数据信号有效的时间，在锁存沿之前稳定一些时间，锁存沿之后还要 阅读全文