睡觉的虫

摘要： verlog 语言编写 前访真通过......... // 1. 无符号－－> 有符号 // 2. 正交解调 --> 1. 乘上 cos 2. 乘上SIN // 3. 正交解调 --> 低通滤波 module Demodulation(input wire clk, input wire clk_e 阅读全文