2015年11月4日

verilog循环结构
摘要： 1. always（posedge CLOCK） 2. case（i） 3. 4. 0: 5. if（C1 == 8） begin C1 <= 4’d0; i <= i + 1’b1; end 6. else begin ... 阅读全文
posted @ 2015-11-04 16:01 s010101 阅读(405) 评论(0) 推荐(0)

导航