2015年1月9日

Verilog经典输入控制/激励信号模板1
摘要： reg [3:0]i;   always @ ( posedge CLOCK or negedge RESET )  if( !RESET ) begin  i <= 4'd0;  ... 阅读全文
posted @ 2015-01-09 16:25 s010101 阅读(1220) 评论(0) 推荐(0)

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