2014年11月17日

Verilog之基本算数运算
摘要： 1.加减法module addsub ( input [7:0] dataa, input [7:0] datab, input add_sub, // if this is 1, add; e... 阅读全文
posted @ 2014-11-17 11:22 s010101 阅读(949) 评论(0) 推荐(0)
Verilog之电平检测
摘要： 检测低电平为例module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig ... 阅读全文
posted @ 2014-11-17 11:17 s010101 阅读(478) 评论(0) 推荐(0)

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