11 2014 档案

Verilog之SOS信号-仿顺序操作
摘要：SOS信号：. . . _ _ _ . . .1.module sos_module ( CLK, RSTn, Pin_Out, SOS_En_Sig ); ... 阅读全文

posted @ 2014-11-26 15:55 s010101 阅读(768) 评论(0) 推荐(0)

Verilog之串口(UART)通信
摘要：0：起始位，低电平；1~8：数据位；9：校验位，高电平；10：停止位，高电平。波特率 “9600bps”表示每秒可以传输9600位。 波特率定时计数器由时钟频率除以波特率。采集1~8位，忽略0、9、10位。发送“0、8位数据、1、1”串口传输数据，从最低位开始，到最高位结束。串口发送：module ... 阅读全文

posted @ 2014-11-19 11:26 s010101 阅读(4936) 评论(0) 推荐(0)

quartus使用笔记
摘要：quartus中默认顶层文件名与工程名相同，或自行设置顶层文件：project->set as top-leval entity顶层模块名要与工程名相同RTL是编译后的结果，并没有与实际的硬件结构相对应也就是说RTL只能说明各个模块，模块之间的连接关系。Technology Map Viewer是f... 阅读全文

posted @ 2014-11-18 20:11 s010101 阅读(354) 评论(0) 推荐(0)

数字电路-保持与建立时间
摘要：首先：建立时间和保持时间都是器件要求的特性。其中建立时间是器件输入端在时钟信号有效沿到来前，要求输入信号稳定不变的时间。保持时间是器件输入端要求输入信号在时钟信号有效沿到来后保持稳定不变的时间。如果输入信号不满足建立时间和保持时间的要求，就可能导致数据锁存错误。延迟时间是器件本身或布线的物理特性，其... 阅读全文

posted @ 2014-11-18 15:58 s010101 阅读(989) 评论(0) 推荐(0)

数字电路-异同步 复位 线与 oc门
摘要：同步 异步 复位 阅读全文

posted @ 2014-11-18 11:37 s010101 阅读(1087) 评论(0) 推荐(0)

Verilog之基本算数运算
摘要：1.加减法module addsub ( input [7:0] dataa, input [7:0] datab, input add_sub, // if this is 1, add; e... 阅读全文

posted @ 2014-11-17 11:22 s010101 阅读(956) 评论(0) 推荐(0)

Verilog之电平检测
摘要：检测低电平为例module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig ... 阅读全文

posted @ 2014-11-17 11:17 s010101 阅读(479) 评论(0) 推荐(0)

Verilog之VGA
摘要：通过红、绿、蓝图层显示彩色图片 阅读全文

posted @ 2014-11-13 11:38 s010101 阅读(335) 评论(0) 推荐(0)

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