摘要：我用的是adc081sd芯片，(由于我们使用的是FPGA不用像单片机那样考虑极性cpol，相位cpha,下面仅仅介绍下跟单片机比较下) 什么是cpol:若cs被拉为低电平时sclk（时钟）是高那么cpol为1，若cs被拉为低电平时sclk为0时，cpol为0； 什么是相位 cpha:若cs被拉为低电 阅读全文

摘要：首先从官网下载数据手册。DAC有串行有并行，ad5601是串行，（需要好多时钟沿的移位内部转换为并行在输出）。 按照手册的时序编写程序， 关注下芯片的波特率范围 看看手册的数据传输那些事有效的数据位 module dac(input clk,input rst_n_in,output reg scl 阅读全文

摘要：三段式代码多，但是有时钟同步，延时少，组合逻辑跟时序逻辑分开并行出错少。 (1)同步状态转移 （2）当前状态判断接下来的状态 （3）动作输出 如果程序复杂可以不止三个always 。always 后常接case case必须有default ，对于FPGA常用 状态数较少，独热码编码 ，或者格雷码 阅读全文