摘要：
这篇帖子用于记录学习Verilog过程中的一些syntax的问题，会不断更新，有不正确的地方请各位帮忙指正:D一.Verilog 语法中的可综合性 Verilog HDL 真的很强大，如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器 转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中某些典型的结构是很明确地被所有综合工具支持或不支持的。. 阅读全文
