2018年11月30日
Quartus II 中 Verilog 常见问题汇总
摘要： Verilog 常见错误汇总 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步 阅读全文
posted @ 2018-11-30 09:25 schips 阅读(11509) 评论(0) 推荐(0)