2016年10月10日
时序电路—之锁存器
摘要： verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 一，什么是锁存器？锁存器与触发器的区别。http://www.eefocus.com/liuyuxue/blog/13-11/300280_d7008. 阅读全文
posted @ 2016-10-10 11:18 caiqingfei 阅读(5785) 评论(0) 推荐(1)