2016年10月3日
用verilog来描述组合逻辑电路
摘要： 1，什么是组合逻辑电路？ 逻辑电路在任何时刻产生的稳定的输出信号仅仅取决于该时刻的输入信号，而与过去的输入信号无关，即与输入信号作用前的状态无关，这样的电路称为组合逻辑电路。 上图给出了一个典型的数字逻辑电路模型，其中的输入信号为X={X1,...,Xn},Y={Y1,...,Yn}为对应的输出信号 阅读全文
posted @ 2016-10-03 17:31 caiqingfei 阅读(7871) 评论(0) 推荐(0) 编辑