摘要：verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 一，什么是锁存器？锁存器与触发器的区别。http://www.eefocus.com/liuyuxue/blog/13-11/300280_d7008. 阅读全文

摘要：http://wenku.baidu.com/link?url=sJLZr77s6coZoUXPChkQ-FakEopltzrzD8bby1QvlCnh0utf9NAz2EsYg2pT1z5YqkJvFWsTV876KbG_WIXZQ47F4F3ASF09DIhXidWu9JK 阅读全文

摘要：1，什么是组合逻辑电路？ 逻辑电路在任何时刻产生的稳定的输出信号仅仅取决于该时刻的输入信号，而与过去的输入信号无关，即与输入信号作用前的状态无关，这样的电路称为组合逻辑电路。 上图给出了一个典型的数字逻辑电路模型，其中的输入信号为X={X1,...,Xn},Y={Y1,...,Yn}为对应的输出信号 阅读全文