2017年10月23日
FPGA基础学习(4) -- 时序约束（理论篇）
摘要： 在FPGA 设计中，很少进行细致全面的时序约束和分析，Fmax是最常见也往往是一个设计唯一的约束。这一方面是由FPGA的特殊结构决定的，另一方面也是由于缺乏好用的工具造成的。好的时序约束可以指导布局布线工具进行权衡，获得最优的器件性能，使设计代码最大可能的反映设计者的设计意图。 花些功夫在静态时序分 阅读全文
posted @ 2017-10-23 13:49 肉娃娃 阅读(23393) 评论(5) 推荐(4)