不可综合的verilog语句分析
前半部分转自http://www.cnblogs.com/Mrseven/articles/2247657.html，后半部分为自己测试结果。
基础知识：verilog 不可综合语句
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则
要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
（1）不使用initial。
（2）不使用#10。
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
（12）避免混合使用上升沿和下降沿触发的触发器。
（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
（14）避免在case语句的分支项中使用x值或z值。
在synplify_pro中综合的结果：
（1）initial 不可综合。提示错误信息是Assignment target <buffer> must be of type reg, genvar, or logic。
（2）enent。
在testbench中，可以使用event变量触发事件。
event变量声明为：
event var;
event触发为：
->var;
捕获触发为：
@(var);
实例代码如下：
module hardreg_top(d,q,clk);
input d,clk;
output q;
reg q;
event end_first_pass;// ---------------1
always@(end_first_pass)
q = d;// ----------------2
always@(posedge clk)
->end_first_pass; //----------------3
endmodule
不可综合，提示Synthesis of event variable end_first_pass is not supported yet。
（3）real ：实数变量。
不可综合 。提示：Synthesis of real X is not supported yet
（4）time ：$time 显示系统时间
综合的时候不提示错误，可以出结果。但是time对综合出的结果没有影响。
因为time在仿真时，它的功能是由你的电脑自身的软件资源和硬件资源提供的，并不是由你设计的东西提供的，综合的时候，不可能把你的整个电脑都综合进去。
（5）force 和 release
force 和 release 用于寄存器类型和网络连接类型（例如：门级扫描寄存器的输出）的强制赋值，强制改写其它地方的赋值。
initial begin
# 10 force top.dut.counter.scan_reg.q=0;
# 20 release top.dut.counter.scan_reg.q;
end
在以上两个例子中，在10到20 这个时间段内，网络或寄存器类型的信号被强制赋值，而别处对该变量的赋值均无效。
force的赋值优先级高于assign。
如果先使用assign，再使用force对同一信号赋值，则信号的值为force所赋 的值。
不可综合。 提示：Expecting endmodule。
（6）assign 和deassign
assign和deassign 适用于对寄存器类型的信号（例如：RTL级上
的节点或测试模块中在多个地方被赋值的信号）进行赋值。
不可综合。提示：Expecting endmodule。
（7）fork join
应该不可综合，但是我测试的结果是可以综合，例子如下：
module test(
d1,
clk,
q1,
q2
);
input d1,clk;
output q1;
output q2;
reg q1,q2;
always @ (posedge clk)
fork
q1 = d1;
q2 = q1;
join
endmodule
综合结果为：
`timescale 100 ps/100 ps
module test (
d1,
clk,
q1,
q2
)
;
input d1 ;
input clk ;
output q1 ;
output q2 ;
wire d1 ;
wire clk ;
wire q1 ;
wire q2 ;
wire GND ;
wire VCC ;
wire d1_c ;
wire clk_c ;
wire q1_c ;
wire q2_c ;
GSR GSR_INST (
.GSRI(VCC)
);
// @5:8
IBUF d1_ibuf (
.O(d1_c),
.I(d1)
);
// @5:8
IBUF clk_ibuf (
.O(clk_c),
.I(clk)
);
// @5:11
OBUF q1_obuf (
.O(q1),
.I(q1_c)
);
// @5:11
OBUF q2_obuf (
.O(q2),
.I(q2_c)
);
// @5:13
DFF q2_Z (
.Q(q2_c),
.D(q1_c),
.CLK(clk_c)
);
// @5:13
DFF q1_Z (
.Q(q1_c),
.D(d1_c),
.CLK(clk_c)
);
GND GND_cZ (
.G(GND)
);
VCC VCC_cZ (
.V(VCC)
);
endmodule /* test */
其中的原因暂时还没发现。应当避免使用这种情况。
（8）敏感列表里同时带有posedge和negedge
不可综合。提示：posedge and negedge of the same single is not allowed
（9）同一个reg变量被多个always块驱动
不可综合。提示：Only one always block can assign a given variable X。
（10）延时
可以综合，但是延时对结果没有影响。
（11）defparam
这个测试之后是可以综合的。因此，前面说不可综合是不正确的。
(12)UDP ：用户自定义元件
例如：
primitive tmp (O, I0, I1, S);
output O;
input I0, I1, S;
table
// I0 I1 S O
0 ? 0 : 0 ;
1 ? 0 : 1 ;
x ? 0 : x ;
? 0 1 : 0 ;
? 1 1 : 1 ;
? x 1 : x ;
0 0 x : 0 ;
0 1 x : x ;
1 0 x : x ;
1 1 x : 1 ;
? x x : x ;
x ? x : x ;
endtable
endprimitive
不可综合。提示：can't synthesis UDP primatives。
（13）wait
不可综合。提示：expecting endmodule
（14）casex,casez
可综合
今天测试了这么多，以后再补充。
