摘要： 有没有遇到过进行Verify Design通过后，回来的样板仍然出现短路或其它莫名其妙的问题？此情此景，你是否一度对PADS失去的希望？但，工具是没有问题的，看看怎么样正确有效地使用它吧。主要需要注意以下两点：（1）在进行Verify Design时，必须将Display Colors对话框中的所有使用到的电气层（Layers）与对象类型（Object Types）颜色打开，如下图所示。因为PADS的Verify Design只验证我们眼睛能看到的那些对象，如果将某种对象关闭，你看不见的话，PADS同样也不会多管闲事。（2）将整个板卡显示在可视区域内（可以直接按Home键）。其实跟上一点是一样 阅读全文

摘要： 电源层与地层之间变化的电场在板边缘会向外辐射电磁干扰（EMI），称为边沿效应。20H规则可将70%的电场限制在接地层边沿内，100H可达到98%。（1）在Layout中，选择菜单栏Setup -> Design Rules… -> Conditional Rules，在出现的Conditional Rule Setup对话框的Source rule object中选择需要约束的Nets（这里是DVDD），Against rule object中选择POWER层（自定义的电源层名称），确定Clearance单选框，点击Create，在左下角的Existing rule sets中即出 阅读全文

摘要： LAYOUT完毕后进行元件标号字体调整时，你是否试图用Select Document+Select All来选定所有标号？可结果却并不令人满意。（1）在Layout中，选择菜单栏Edit -> Filter…，将对话框按如左下图设置（即仅勾选Labels）。 （2）右击->Select All，即可选定所有的元件标号，再右击-> Properties，即可出现右上图对话框，此时可进行需要的设置。（需要注意的是，Layer下拉列表不应选择任何层，否则丝印会放在错误的板层上）（3）有时候，你发现使用上面的方法无法选定一些元件标号，这时可以用Select Document+Sele 阅读全文

摘要： 差分信号在高速电路设计中应用越来越广泛，如USB、HDMI、PCI、DDR*等，承载差分信号的差分线主要优势有：抗干扰能力强，能有效抑制EMI、时序定位精确等，对于PCB工程师来说，最关注的是如何确保在实际走线中能完全发挥差分线的这些优势。（1）定义差分对信号：在Router中，同时选定需要走差分线的网络（Net），右击后选择Make Differential Net，如下图所示。（2）打开项目浏览器Project Explorer窗口，展开Net Objects树形列表下的Differential Pairs项，刚刚定义的差分对DMDP就在这里，选定该差分对后右击选择Properties，如 阅读全文

摘要： 蛇形线是布线过程中常用的一种走线方式，其主要目的是为了调节延时满足系统时序设计要求，但是设计者应该有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用，因此一块PCB上的蛇形线越多并不意味着越“高级”。实际设计中，为了保证信号有足够的保持时间，或减小同组信号之间的时间偏移，往往不得不故意进行绕线，例如DDR*（DDR1/DDR2/DDR3）中的DQS与DQ信号组要求要严格等长以降低PCB skew，这时就要用到蛇形线。（1）设置蛇形线的参数。蛇形线的参数主要有线长、同组线线长的差值、平行线段距离（Gap）及平行线段长度。Router中打开项目浏览器（Project Explo 阅读全文