2017年2月9日
6.1.2 The continuous assignment statement
摘要： Frm: IEEE Std 1364™-2001, IEEE Standard Verilog® Hardware Description Language The continuous assignment statement shall place a continuous assignment 阅读全文
posted @ 2017-02-09 23:04 QIYUEXIN 阅读(523) 评论(0) 推荐(0)
Quartus II 使用 modelsim 仿真
摘要： Quartus II 使用 modelsim 仿真 阅读全文
posted @ 2017-02-09 22:00 QIYUEXIN 阅读(16862) 评论(0) 推荐(1)
与DSP通信时，RD&WR信号
摘要： /////////////////////////////////////////////////////////// reg [ 1:0] rd,wr; reg [15:0] dsp_data_out; assign DSP_D = (DSP_WE && !DSP_RD) ? dsp_data_out:16'hzzzz; // Below is the communication... 阅读全文
posted @ 2017-02-09 15:46 QIYUEXIN 阅读(1144) 评论(0) 推荐(0)
4.2.1 Vector bit-select and part-select addressing
摘要： Frm:IEEE Std 1364™-2001, IEEE Standard Verilog® Hardware Description Language Bit-selects extract a particular bit from a vector net, vector reg, inte 阅读全文
posted @ 2017-02-09 09:36 QIYUEXIN 阅读(1935) 评论(0) 推荐(0)