摘要：存储器可分为只读存储器（Read-Only Memory，简称ROM）和随机存取存储器（Random Access Memory，简称RAM）。 　只读存储器ROM在正常工作状态时，只能从中读取数据，而不能写入数据。ROM的优点是电路结构简单，数据一旦固化在存储器内部后，就可以长期保存，而且在断电后数据也不会丢失，故属于数据非易失性存储器。其缺点是只适用于存储那些固定数据或程序的场合。 　随机存取... 阅读全文

摘要：在数字系统设计中，分频器是一种基本电路。分频器的实现非常简单，可采用标准的计数器，也可采用可编程逻辑器件来实现一个整数分频器。分频器通常用来对某个给定频率进行分频，得到所需的频率。在某些场合下，用户所需要的频率与频率时钟源不是整数倍关系，此时可采用小数分频器进行分频。　　小数分频的基本原理为脉冲吞吐计数法：设计两个不同分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数，从而获得所需的小... 阅读全文

摘要：http://hi.baidu.com/yangfengyuk/blog/item/16e586fa52fd211f6d22ebfe.html/cmtid/c2d8e62ba4da1a345243c178I2C(Inter－Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。I2C总线产生于在80年代，最初为音频和视频设备开发，如... 阅读全文

摘要：1 逻辑电平EIA-RS-232C 对电器特性、逻辑电平和各种信号线功能都作了规定。在TxD和RxD上：　　逻辑1(MARK)=-3V～-15V 　　　　逻辑0(SPACE)=+3～+15V在RTS、CTS、DSR、DTR和DCD等控制线上：　　信号有效（接通，ON状态，正电压）＝+3V～+15V 　　　　信号无效（断开，OFF状态，负电压)=-3V～-15V2. 引脚定义针脚 定义 符号1 载波... 阅读全文

摘要：其中 data_process模块：Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module data_process 2 ( 3 clk, 4 valid, 5 rst_n, 6 data_from_sp, 7 data_out, 8 flag, 9 clr, 10 data_out_en11 );12 13 input clk;14 input valid/*synthesis keep*/;15 input rst_n;16 阅读全文

摘要：夏宇闻《Verilog 数字系统设计教程》P216设计两个可综合电路模块：M1模块能把4位的并行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data[3:0]为输入数据，ack为M1的请求M0发新数据信号。第二个模块M2能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，即若数据为1，则第一条线路为高电平，数据为n，则第n条数据线为高电平。M0为 测试用的信号发生模块，该模块接收M1发出的ack信号，并产生新的测试数据data[3:0]。通信协议：scl为不断输出的时钟信号，如果scl为高电平时，sda由高变低时刻，串行数据流开始 阅读全文

摘要：FSM的设计是数字FPGA设计的一个主要课题之一，是Verilog必须掌握的设计手段。状态机FSM的设计一般分成三个部分，即三个always设计。　　三段式风格：其中一个always块用于状态转移，一个always块用于状态译码逻辑，另一个always块用于状态输出的寄存；但它并不一定指整个状态机只能包括三个always块，在满足输出寄存的前提下，可以使用三个及以上的always块，甚至在某些特殊情况，用两个always块的状态机也可以认为是三段式的写法。 第一个always（同步时序）格式化的描述次态寄存器到现态寄存器的转移（CS=NS）;[代码]第二个always （纯组合逻辑）描述状态 阅读全文

摘要：https://www.altera.com/cn/download/dnl-index.jspftp://ftp.altera.com/outgoing/release/ 阅读全文

摘要：http://www.cnblogs.com/yuphone/archive/2010/10/25/1860871.html1 同步复位的D出发器Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module test 2 ( 3 input rst_n, 4 input clk, 5 input d, 6 output reg q 7 ); 8 9 always @(posedge clk)10 begin11 if(rst_n)12 阅读全文

摘要：通过PWM控制LEDG灯的频率[代码]可以通过 SW按钮来控制LED[代码] 阅读全文

摘要：http://blog.ednchina.com/ilove314/201656/message.aspx 一个简单的异步复位的例子Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module test 2 ( 3 input clk, 4 input rst_n, 5 input data_in, 6 output reg out 7 ); 8 always @ (posedge clk or negedge rst_n) 9 if( 阅读全文

摘要：http://www.cnblogs.com/oomusou/archive/2010/09/05/verilog_mux2.html=和>=的比较----------------------------------------------------------------------------------if...else 和case的比较 阅读全文

摘要：Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->module keyscan( clk, rst_n, sw1_n, sw2_n, sw3_n, //output led_d3, led_d4, led_d5 ); input clk; //主时钟信号，48MHz input rst_n; //复位信号，低有效 input sw1_n,sw2_n,sw3_n; //三个独立按键，低表示按下 output led_d3,led_d4,led_d 阅读全文

摘要：1.奇数N分频器思路：一个模N计数器计数，一个比较器,下图为mod=9分频电路比较器datab[]=(N+1)/2,比较器取A>=B(ageb)2 偶数分频器mod=10；比较器datab[]=N/2,比较器取A>=B(ageb)3 对于2*M的偶数分频还可以用一个计数器和二分频级联而成（M=5）4. 偶数分频器的另一种实现形式由一个模N/2计数器和一个TFF组成 模2的分频器就是每1个clock就0变1、1变0，模4的分频器就是每2个clock就0变1、1变0；计数器部分我們使用lpm_counter，0变1、1变0我們就是用lpm_ff这个T-FF。5 三分频的特殊电路模型，三 阅读全文

摘要：Cliff Cummings大师的公开论文，他本身是Verilog standard制定成员之一，这里有他所有发表的paperhttp://www.sunburst-design.com/papers/学习Verilog的利器，世界顶级的Verilog培训资料ilinx 2010电子设计竞赛培训(第一部分) http://www.61eda.com/Soft/Xilinx/Document/201009/5327.htmlXilinx 2010电子设计竞赛培训(第二部分) http://www.61eda.com/Soft/Xilinx/Document/201009/5326.html软件测 阅读全文

摘要：http://www.cnblogs.com/oomusou/archive/2008/07/12/verilog_module_coding_style.htmlAbstractmodule內有很多東西，什麼該寫在前面?什麼該寫在後面呢?Introduction以下是建議的coding style[代码]http://www.cnblogs.com/oomusou/archive/2008/07... 阅读全文

摘要：LPM_FF的Verilog例化描述[代码]DFF触发器的Verilog例化描述[代码]LPM_counter计数器的Verilog描述[代码] 阅读全文

摘要：.http://blog.ednchina.com/wanyou2345/1800613/message.aspxhttp://blog.ednchina.com/wanyou2345/1831015/message.aspx 阅读全文

摘要：康乃尔大学DE2历年codehttp://people.ece.cornell.edu/land/courses/ece5760/FinalProjects/里面有很多完整的工程供学习和下载全球使用者实例http://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=&No=330&PartNo=2其他大牛的博客http://blog.ednchina.com/riple/47380/message.aspxhttp://www.cnblogs.com/oomusou/archive/2008/08/11/ 阅读全文

摘要：都是无双大哥的博文，谢谢http://www.cnblogs.com/oomusou/category/109368.htmlhttp://www.cnblogs.com/oomusou/archive/2008/07/09/modelsim_altera_tutorial.htmlhttp://www.cnblogs.com/oomusou/archive/2009/02/17/modelsim... 阅读全文

摘要：看了无双大哥的bloghttp://www.cnblogs.com/oomusou/archive/2010/07/30/blocking_vs_nonblocking.html记下自己的一点想法首先[代码]如果改成这样呢？又是几个reg[代码]RTL级如果把两个阻塞赋值放到一个always里，如下所示，则只会综合出一个reg[代码]如果改成两个非阻塞赋值放到一个always里，如下所示，则会综合... 阅读全文

摘要：Altera对应的时序概念 下面主要介绍Altera对应的这些时序概念和约束方法。 前面首先介绍的第一个时序概念是周期（Period），这个概念是FPGA/ASIC通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有的FPGA设计都首先要进行周期约束，这样做的好处除了在综合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的Fmax等。 Abstractfmax是讨论timin... 阅读全文

摘要：EDN博客精华文章作者：codeman set_input_delay/ set_output_delay　　在与时钟选项定义的时钟相关的输入port上定义data arrival time，可将输入延时定义与上升沿或下降沿相关。　　如果输入延时与简单的生成时钟相关，到生成时钟的clock arrival time要加到data arrival time上。　　输入延时可以定义与时钟网络中的por... 阅读全文

摘要：硬件笔试题目1、基尔霍夫定理的内容是什么？基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。2、描述反馈电路的概念，列举他们的应用。反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈... 阅读全文

摘要：2010年通信IT类公司薪水工资待遇（应届硕士，偏通信类）本帖最后由 shi1205 于 2009-12-11 10:13 编辑 2010年通信IT类公司薪水工资待遇（应届硕士，偏通信类）以下薪水为最新调查，综合了周围的很多已经签约的同学和已经毕业的师长的情况，主要为 通信与信息系统、信号与信息处理、电路/电磁等相关专业的技术研发岗位，供大家参考。(类似于百度、谷歌、网易等互联网软件公司不在本表之... 阅读全文

摘要：威盛ASIC笔试题及心得威盛电子- via ASIC 笔试题 2007-05-22 1、用给出的一些门电路，搭出表达式output=en_try? en&nomask : en这一表达式 entry，en,nomask是输入2、给出电路，将时钟域1的脉冲传到时钟域2，两个时钟域的关系未知3、给出三分频的电路4、用pmos和nmos表示F＝AB＋CD（表达式与原题有点出入，记不清了，大概就这... 阅读全文

摘要：[代码][代码][代码][代码][代码] 阅读全文