随笔分类 -  Verilog

摘要：LPM_FF的Verilog例化描述[代码]DFF触发器的Verilog例化描述[代码]LPM_counter计数器的Verilog描述[代码] 阅读全文

摘要：看了无双大哥的bloghttp://www.cnblogs.com/oomusou/archive/2010/07/30/blocking_vs_nonblocking.html记下自己的一点想法首先[代码]如果改成这样呢？又是几个reg[代码]RTL级如果把两个阻塞赋值放到一个always里，如下所示，则只会综合出一个reg[代码]如果改成两个非阻塞赋值放到一个always里，如下所示，则会综合... 阅读全文

摘要：UART通信实验-------深入浅出玩转FPGA（转）[代码][代码][代码][代码] 阅读全文

摘要：假设芯片在200MHZ的条件下ain和bin均为OXFFFF时需要16个时钟周期才能够得到乘法结果，那么芯片在200MHZ的条件下的数据吞吐量就为：200MHZ/16=12.5HMZIO接口定义如下：clk input 时钟信号，50Mrst_n input 复位信号，低电平有效Start input 使能信号，为0时信号无效，为1时表示读入乘数和被乘数，该信号由0变到1时，会进行一次当前ain和... 阅读全文

摘要：cordic算法的Verilog实现module cordic#(parameter DATA_WIDTH=8)( input clk, input rst_n, input ena, input [DATA_WIDTH-1:0] phase_in, output reg [DATA_WIDTH-1:0] sin_out, output reg [DATA_WIDTH-1:0] cos_out, output reg [DATA_WIDTH-1:0] eps);localparam PIPELINE=8;reg [DATA_WIDTH-1:0] phase_in_reg;reg [DATA_W 阅读全文