摘要：检测代码：module det_seq(clk,rst_n,din,dout); input clk,rst_n; input din; output dout; reg [4:0] shift_reg; parameter s=5'b11010; always@(posedge clk,negedge rst_n)begin if(~rst_n) shift_reg<=5'b0; else shift_reg<={shift_reg[3:0],din}; end assign dout=(shift_reg==s)?1'b1:1'b0; endmo 阅读全文