2022年9月18日
testbench (verilog)读取文件的细节问题
摘要： 为什么要用？ 在使用数字图像IC设计中，往往需要测试所设计的图像处理模块的功能，此时模块的输入端数据时序要求比较复杂，因此需要通过testbench按照一定的时序关系读取外部的文件中的数据，或者模块计算完后需要将输出的数据导出到外部文件中进行存储。 Verilog 提供了很多可以对文件进行操作的系统 阅读全文
posted @ 2022-09-18 17:35 森是林上木 阅读(1001) 评论(0) 推荐(1)