摘要：
1.分频用的计数器 除非需要控制初始相位，否则分频用的计数器往往都是自由运行的，只要每个时钟加1就好。2.移位寄存器 为了使pipeline配合正确，设计中经常会存在移位寄存器。这种情况下，你只要复位第一级寄存器，然后保持若干个周期，移位寄存器就被彻底复位了，而不用为每个bit都添加复位。移位寄存器不使用复位的又一个好处是可以利用SRL。3.moore型状态机输出 对于那些moore型状态机的输出，你只要复位了状态机，下一个周期就会被复位。不用复位可能会引起的一个问题是仿真时出现一堆的X。这个问题可以通过在HDL文件中为寄存器赋初值解决。顿时理解了为什么majority逻辑里面为什么不用... 阅读全文
摘要：
读毕《基于verilog HDL的数字系统应用设计》（第2版）王钿 卓兴旺著知识收集如下1. 若总线上所有驱动源均停止驱动且无上拉或下拉电阻，则总线悬空，总线对地相当于一电容;如果关闭总线之前的驱动为高电平，则用示波器可观测到一个类似电容放电的现象。若总线有上拉或者下拉电阻，则可以快速地被上拉到高电平或下拉到低电平，从而避免总线因电容缓慢放电而处于电平漂浮不定的情况。2. 一般来说，只要if...else语句中的条件是互斥的（因为互斥所以不存在优先级），在synplify下的综合结果就是并行且不带优先级的电路3. latch所耗用的逻辑资源比DFF少（DFF需要12个MOS管，latch... 阅读全文