随笔分类 -  FPGA

vivado编译出错 [Synth 8-729] [Synth 8-787]
摘要：http://www.cnblogs.com/pejoicen 打开vivado工程后，发现右上角如下图所示： 重新编译这两个ip核后，对整个工程synthesis，工程报错 [Synth 8-729] Failed to open './.Xil/Vivado-4460-WIN-QGJR3VNA4 阅读全文
posted @ 2016-02-17 20:43 Pejoicen 阅读(6470) 评论(0) 推荐(0)
FPGA时序约束和timequest timing analyzer
摘要：FPGA时序约束 时钟约束 #************************************************************** # Create Clock #******************************************************** 阅读全文
posted @ 2014-12-30 20:22 Pejoicen 阅读(34550) 评论(0) 推荐(3)