09 2017 档案

摘要：一、一维数组 对于一维数组，我们很容易理解数组名和元素地址的关系，即数组名代表数组首地址，亦即第一个元素的地址。 如定义数组int a[9]={1,2,3,4,5,6,7,8,9}，则由上面的说明可得 a=&a[0]，*a=a[0]； a+1=&a[1]，*(a+1)=a[1]； ......... 阅读全文

摘要：1、先把modelsim安装到电脑上； 2、将解压的破解文件（MentorKG.exe和patch_dll.bat）复制到modelsim安装目录下的win64文件夹中； 3、进入安装目录下的win64文件夹找到mgls.dll、mgls64.dll两个文件，去掉只读属性； 4、运行patch_dl 阅读全文

摘要：两种设计风格： ①经过在ISE编译器上测试，可以知道多个不同的模块（如上一随笔中脉动进位计数器、T触发器、D触发器）写在同一个源文件中编译能够通过。 ②同时，将每一个模块单独写成一个源文件放在同一个目录下也是可以的。 总结： 第②种设计方式是一种比较好的设计风格，这样可以增加程序的可移植性， 并且使 阅读全文

摘要：1、 模块设计完成之后，我们需要检验功能的正确性，通过设计激励块来完成测试。（可以把激励块理解成一个新的设计块，但是又和原来的设计块存在联系） 将激励块和测试块分开设计是一种良好的设计风格。激励块一般称为测试台。可以使用不同的测试台对设计块进行全面测试。 2、激励块的设计有两种模式。 一种是将激励块 阅读全文

摘要：1、在使用verilog描述电路时，既可以进行行为级的描述，也可以进行结构级的描述。 ①行为级描述：侧重对模块行为功能的抽象描述。 ②结构级描述：侧重对模块内部结构实现的具体描述。 2、行为级描述 ①描述体的组成 ※由多个并行运行的过程块组成。 ※过程块由过程语句（initial和always）和块 阅读全文