摘要：约束的使用 1.逻辑关系<,<=,==, >=,> 逻辑关系约束，比较直接的指定随机数产生的范围，<,<=,==, >=,> rand byte data；constraint data_cons{ data > 0； data <5; } //约束data的值大于0，小于5 2.inside in 阅读全文

摘要：在实际项目中，由于项目经历了较多的版本更迭或者设计人员的技术水平限制，有些时候难免有使用到verilog的代码和VHDL代码共同存在一个项目中的情况，那这个时候我们要怎样进行混合编译仿真验证呢？这里以使用vcs工具编译verdi查看波形为例： 如果我们设计代码是vhdl版本的，但是还想使用更高级的代 阅读全文

摘要：芯片在后仿中会由于异步设计导致某些寄存器存在X态的问题，影响后仿进程，如果在后端的PT中已经很明确了该寄存器不存在异步问题，则可通过编译器设定的指令不进行该寄存器的检查 1.构建一个notiming_check.list的文件列表，列表的内容如下： instance {tb_top.design_t 阅读全文