2008年2月10日

(原創) 如何產生50MHz的時脈? (IC Design) (Verilog)

摘要： DE2預設為50MHz，在寫Testbench時，該如何產生50MHz的時脈(clock)呢? 阅读全文

posted @ 2008-02-10 22:07 真 OO无双 阅读(14786) 评论(0) 推荐(0)

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