2007年10月10日

(原創) wire與reg的差異? (初級) (IC Design) (Verilog)

摘要： Verilog初學者最常見的問題：『什麼時候該用wire?什麼時候又該用reg?』 阅读全文

posted @ 2007-10-10 10:51 真 OO无双 阅读(46156) 评论(4) 推荐(1)

导航