上兰村的记忆

摘要： 一、Xilinx器件全局时钟资源的硬件原语 全局时钟资源一般使用了特殊的加工工艺，并且设计了专用时钟缓冲器，从而使得全局时钟到芯片内部的所有可配置逻辑单元、I/O等的延时和抖动最小。长线资源，它分布在芯片的行、列bank中，它的长度和驱动能力仅次于全局时钟资源，所以也叫第二全局时钟资源，长线资源一般比全局时钟资源丰富许多。常用的Xilinx全局时钟资源包括IBUFG、IBUFGDS、BUFG、BUFGCE、DCM等(1) IBUFG，即就是输入全局缓冲器，是与专用时钟管脚相连接的全局缓冲器，所有从全局时钟管脚输入的信号都必须经过IBUFG单元，否则在ISE布局布线的时候会报错。IBUFG支持. 阅读全文

摘要： 使用逻辑分析仪时如何防止reg_wire型信号被优化掉 随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。而且操作简单方便。但是往往因为某些原因，有些信号在综合的时候就会被优化掉，就可能会导致我们的设计失败，当然在为逻辑分析仪添加观察信号的时候也无法找到该信号。从而对设计、调试人员的工作带来一定的不便。下面就分别以Xilinx公司的逻辑分析仪ChipScope和Altera公司的SignalTap做以下总结 阅读全文

摘要： Xilinx FPGA的约束设计和时序分析总结 在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。一、周期约束 周期约束是Xilinx FPGA 时序约束中最常见的约束方式。它附加在时钟网线上，时序分析工具会根据周期约束来检查时钟域内所有同步元件的时序是否满足需求。周期约束会自动的寄存器时钟端的反相。如果相邻的两个元件的时钟相位是相.. 阅读全文