摘要：
按键作为一种机械开关，在进行按键操作时，机械接触点的弹性及电压突变等原因，在机械开关合闭的时候会出现电压抖动，因此在实际的应用当中需要做一定的处理。一般按键按下就是低电压，这种按键去抖动的关键就是获取稳定的低电压电平状态，因此，对于对于一个按键信号，可以用一个脉冲信号对其进行采样，如果连续三次采样都为低电平的话，就认为是按键被按下。其数字电路原型为下图其实，我们在做FPGA设计之前，就应该大概知道自己的coding 在FPGA芯片上面会映射成什么电路，这样写的代码才是可靠的，有了上面的原理图，那么Verilog代码就很容易了，如下：input wire Clk ;inpu... 阅读全文
posted @ 2011-09-29 23:43
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摘要：
Virtex系列的FPGA的 基本I/O逻辑资源都包括组合输入、输出资源，三态输出控制、寄存器输入输出控制、SDR输入输出、DDR输出三态控制等。此外V5、V6器件还包括了IODELAY提供了对高分辨率可调整延迟单元的用户控制、SAME_EDGE 输出DDR模式，SAME_EDGA和SAME_EDGA_PIPELINED输入DDR模式等，以下主要是总结个人学习记录。
一、输入输出延迟单元IODELAY
每个I/O模块都包含一个可编程绝对的延迟单元IODELAY。它可以连接到ILOGIC/ISERDES或者OLOGIC/OSERDES模块。IODELAY有64个tap的环绕单元。通过选择IDELAYCTRL的参考时钟，可以改变这64个tap的延 阅读全文
posted @ 2011-09-29 22:43
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摘要：
Virtex系列的FPGA的 基本I/O逻辑资源都包括组合输入、输出资源，三态输出控制、寄存器输入输出控制、SDR输入输出、DDR输出三态控制等。此外V5、V6器件还包括了IODELAY提供了对高分辨率可调整延迟单元的用户控制、SAME_EDGE 输出DDR模式，SAME_EDGA和SAME_EDGA_PIPELINED输入DDR模式等，以下主要是总结个人学习记录。
一、输入输出延迟单元IODELAY
每个I/O模块都包含一个可编程绝对的延迟单元IODELAY。它可以连接到ILOGIC/ISERDES或者OLOGIC/OSERDES模块。IODELAY有64个tap的环绕单元。通过选择IDELAYCTRL的参考时钟，可以改变这64个tap的延迟分辨率。IODELAY可以用于组合输入/输出通路、寄存器输入/输出通路，也可以在内部资源中直接使用。
(1) 当用作IDELAY时，数据从IBUF或者内部资源输入，然后输出到ILOGIC/ISERDES。
*零保持时间模式，此时IDELAY_TYPE =Default，这种模式不需要例化IDELAYCTRL基元。
*固定 阅读全文
posted @ 2011-09-29 22:41
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