09 2020 档案

RTL综合时序介绍（1）
摘要：Introduction to Synthesis Timing（1） RTL综合时序介绍（1） Static timing analysis is a method of validating the timing performance of a design bychecking all po 阅读全文
posted @ 2020-09-29 21:57 nevel 阅读(1676) 评论(0) 推荐(0) 编辑
ASIC Design Flow
摘要： 阅读全文
posted @ 2020-09-02 10:05 nevel 阅读(343) 评论(0) 推荐(0) 编辑
形式验证
摘要：形式验证是为了验证RTL代码与门级网表之间的逻辑等价性。 在综合的流程中通常会插入扫描链，这样综合出的结果的逻辑关系可能会与RTL代码的等效逻辑不一致；在版图流程中，通常会做时钟树综合，将会在网表中插入BUFF和反向器，这就可能会造成逻辑的不等价。如果在这两种情况下，都采用重新进行一番验证的方式来验证门级网表的正确性，那么将会带来大量的时间消耗，项目流程会被拉长，这对于IC设计来说是不能承受... 阅读全文
posted @ 2020-09-02 09:54 nevel 阅读(1066) 评论(0) 推荐(0) 编辑
文件兼容性属性如何在注册表中进行设置
摘要：1.利用AppCompatibilityView可以管理 2.改注册表 复制下述命令 reg add "HKCU\Software\Microsoft\Windows NT\CurrentVersion\AppCompatFlags\Layers" /v "您的程序完整路径" /t REG_SZ / 阅读全文
posted @ 2020-09-01 22:36 nevel 阅读(872) 评论(0) 推荐(0) 编辑