摘要：今天的成果：ADF7012 SPI时序：ADF7012完整配置时序：但是实际板上未时序最终效果。当配置数据由外部输入时，0错误，为了配合实际板子工作，将配置数据改为内部设置，并且EN信号和INIT初始化信号均直接设成1，如果RST放置不置位一下，出不来波形，且实际板子上没有输出~ 待明天再检查下 阅读全文

摘要：最近各种改BUG，老是纠结，很多想法，有心却改不了~没办法，新手菜鸟也得上啊~还是得靠自己，决定先完成板上所有芯片的测试模块，然后完成USB与FPGA的通信，然后完成上位机与USB的通信，把整个信号链走一遍~先从最简单的开始：AD56202013.11.28完成的AD5620 配置模块，已在实际PCB上验证成功补昨天的AD5620 配置模块时序图： 阅读全文

摘要：这几天一直在找这个MAP错误，各种全局时钟接到普通IO口上的错误，一直找不到。刚才回到起点，重新拿原文件改了一下，发现居然可以了。然后找其差别，发现我当时为了看版本号方便，把TOP 顶层的文件名给改了，然后后面就一直出现那个错误，UCF文件里面加约束也不行，改回去就好了。。。虽然现在好是好了，但是好奇怪，这个样子直接改不行的么？我之前做试验的时候好像改过都可以的啊。。。这个TOP的名字是与哪些东西相关的？改了会影响写什么呢？ 有大神知道么 ？求指点啊~非常感谢~ 阅读全文

摘要：这段时间一直忙贴片生产相关事情，又是搬家，都没有什么时间好好整整。前人移交过来的记录仪代码，发现一个BUG ，1 wire [8:0] fchk_shift_r1 = fenergy_chk>1;7 wire [9:0] fchk_shift_l2 = fenergy_chk>>2;8 wire [10:0]fchk_shift_l3 = fenergy_chk>>3;9 wire [11:0]fchk_shift_l4 = fenergy_chk>>4;上面的命名和操作反了，正是如此导致我们该模块一直工作不正常然而仅仅将>>改成了, dr 阅读全文

摘要：最近这段时间忙着搬家，然后准备生产相关事情，各种杂事~然后光棍节来，给自己和老爸老妈买点东西。。。效率好低。。要检讨啊~ 不能找借口！黑金的试验九 --VGA的用法VGA 液晶显示主要由5个信号控制HSYNC : 列同步信号VSYNC : 行同步信号RED : 红分量GREEN ： 绿分量BLUE ： 蓝分量VGA 的扫描是固定的。一帧的屏幕是由“m 行扫描”和“n 列填充”组成。假设以800x 600 x 60Hz 为例的显示标准( 800 宽x 600 高x 60Hz )， 那么宏观上它有600 行和800 列为一行。 VGA 如上图 从左到右，逐行显示。 作为新手，一... 阅读全文