【原创】Verilog TestBench Coding Style【Verilog】
摘要:
Abtract关于编写testbench的一些经验总结心得。Introduction1.基本的Testbench结构1)常用的编码结构`timescale 1 ns / 1 ps // 时间精度和刻度module 模块名称;DUT输入信号定义; // DUT输入信号一般定义为reg类型DUT输出信号定义; // DUT输出信号一般定义为wire类型...DUT // 待测module...initial begin// 定义相关信号初始值或者定义时钟复位等控制信号// 监测、添加约束等end...always // 处理相关需要变化的值...endmodule2)常用结构图示下节针对Testb 阅读全文
posted @ 2012-11-02 21:15 nanoty 阅读(2342) 评论(0) 推荐(0)
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