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【原创】SystemVerilog中的typedef前置声明方式 nanoty 2021-10-07 17:09 阅读:3491 评论:0 推荐:0

【原创】case、casez和casex谁是谁 nanoty 2021-07-31 09:26 阅读:998 评论:0 推荐:0

【原创】如何通过-y和-v使用库文件 nanoty 2021-07-24 22:28 阅读:3450 评论:0 推荐:0

【原创】聊点$display的一点事情 nanoty 2021-07-11 22:56 阅读:2571 评论:0 推荐:0

【仿真】后仿真中的notifier是奏啥滴！ nanoty 2021-07-04 17:01 阅读:5159 评论:2 推荐:0

【原创】SystemVerilog中的多态和虚方法 nanoty 2021-07-04 11:22 阅读:2851 评论:0 推荐:1

【原创】SystemVerilog中的浅复制（shallow copy）和深复制（deep copy） nanoty 2021-07-04 10:59 阅读:3204 评论:0 推荐:0

【原创】关于$test$plusargs和$value$plusargs的小结【SystemVerilog/Verilog】 nanoty 2015-03-21 10:43 阅读:40083 评论:1 推荐:3

【原创】关于setup和hold的深入浅出【Verilog】 nanoty 2013-04-16 23:12 阅读:4185 评论:0 推荐:1

【方案解决】ncelab: *E,CUIOCP Out-of-module reference terminating in a VHDL scope is not allowed nanoty 2013-03-14 22:16 阅读:2247 评论:0 推荐:0