2019年3月7日
项目中两个verilog代码设计技巧
摘要： 今天写两个项目中用到的两个代码设计技巧！ 技巧一：当某信号出现下降沿时，输出一个clk时钟周期的高电平使能信号，程序代码如下： assign f_in_edge = (~f_in_m)&f_in_n; // producting one period negedge singnal always @ 阅读全文
posted @ 2019-03-07 23:01 mysoulmate 阅读(523) 评论(0) 推荐(0)