32位除法器的verilog语言实现
摘要：
32位除法器verilog语言实现的原理 对于32位的无符号数除法，被除数a除以除数b，他们的商和余数一定不会超过32位，首先将a转换成高32位为0，低32位为a的temp_a，再将b转换成高32位为b，低32位为0的temp_b。在每个周期开始前，先将temp_a左移一位，末尾补0，然后与b相比较 阅读全文
posted @ 2019-08-13 11:18 moranhuishou95 阅读(9886) 评论(2) 推荐(0)
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