2017年10月10日
<DC guide ---9>
摘要： 我们进行了时钟建模,设置了input\output_delay,这些都是为了DC对综合逻辑的优化而准备的. 我们知道std_cell各自都由延迟，DC不断替换期间，以满足时序要求。那么这些cell_delay到底是怎么一回事？ 整个电路会被拆成 cell +net cell的延迟信息是一个范围值,它 阅读全文
posted @ 2017-10-10 23:40 mokang0421 阅读(542) 评论(0) 推荐(0) 编辑