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2022年12月29日
verilog常见语法记录(一)
摘要: RTL例子 module led( input wire in1, input wire in2, input wire sel, output reg out //输出控制LED灯);//输入只能是wire型变量 输出可以是wire型变量也可以是reg型变量//如果输出是在always块中被赋值(
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posted @ 2022-12-29 11:44 LaiDequan
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