2011年7月8日
延迟
Verilog中的延迟都是根据时间单位定义的。 assign #2 sum = a ^ b;其中#2是指2个时间单位。使用编译指令`timescale可将时间单位与物理时间相关联。如： `timescale 1ns / 100ps // 必须在模块声明之前定义此语句说明延迟时间单位为1ns，时间精度是100ps（即最小分辨度）。#2代表2ns。 Read More
posted @ 2011-07-08 21:25 露初晞 Views(212) Comments(0) Diggs(0)