2024年4月24日
[Place 30-575]VIVADO 布局布线bug
摘要： 开始怀疑是约束文件有问题，把输入引脚的位置错误约束了，但是并没有，DDR的输入时钟也是用的bank33，电平、引脚约束也没错（Alinx AX7325B开发板） 尝试按照建议添加 set_property CLOCK_DEDICATED_ROUTE BACKBONE，但是imple仍然报该错误，并且 阅读全文
posted @ 2024-04-24 15:26 ALright壹 阅读(828) 评论(0) 推荐(1)