05 2020 档案
摘要：工具/插件 CACTI:一种Cache/Memory分析工具 @(工具/插件) [TOC] 最近发现了一种可以评估DRAM访存功耗的工具，对于需要分析片外存储（DRAM）的访存功耗以及延时的设计比较有用，例如：深度学习加速器设计。 1. 简介 CACTI是一种分析工具，它接受一组 Caches/Me
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摘要：论文笔记 Communication Lower Bound in Convolution Accelerators 卷积加速器中的通信下界 @(论文笔记) [TOC] 声明 ： 本文是对 计算机体系结构领域的旗舰会议 HPCA 2020论文 ： Chen X , Han Y , Wang Y .
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摘要：Verilog 任意整数除以三求商和余数 @(verilog) [TOC] 1. 问题简介 问题：输入一个16bit的数，现在要求它除以3得到的商和余数，如何优化？ 来源： "@笑着刻印在那一张泛黄" 提供，面试真题。 2. 思路 一开始联想到之前写过的另一篇博文 "序列模三检测器" ，但是这只能解
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摘要：Verilog 改进的Booth乘法（基4） @(verilog) [TOC] 1. 背景 之前已经介绍过Booth乘法算法的基本原理以及代码，实际上之前的算法是 基2的booth 算法，每次对乘数编码都只考虑两位。因此在实际实现时往往效率不高，考虑最坏情况，使用基2的booth算法计算两个8位数据
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摘要：Verilog -- 求两数最大公因数和最小公倍数 @(verilog) 1. 原理简介 1.1 辗转相除法求公因数 求最大公因数的常用算法为辗转相除法，又被称为欧几里德（Euclidean）算法， 是求最大公约数的算法。辗转相除法首次出现于欧几里得的《几何原本》（第VII卷，命题i和ii）中，而在
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摘要：Verilog 无符号整数除法器（二） [TOC] 在 Verilog 任意整数除法器（一）中已经给出了一种除法器的组合逻辑实现，但是实际使用中可能还是需要讲组合逻辑插拍才能得到更好的性能。下面给出一种基于状态机的时序逻辑除法器实现。 这边先上一下算法流程图，跟之前的一样： 下面是verilog代码
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摘要：专用集成电路 运算电路 [TOC] 1. 二进制加法器 二进制加法器接收加数A和B,以及进位Ci,输出和S,以及进位输出Co. 二进制加法器的真值表如下： 逻辑表达式： $$ S = A \oplus B \oplus C_i $$ $$ C_o = AB+BC_i+AC_i $$ 从实现的角度，可
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摘要：Verilog 乘法器Booth算法 [TOC] 1. 原理 Booth算法的原理其实小学初中就学过，比如下面这道题： 简便计算 ：$8754 \times 998 = ?$ 随便抓个娃娃来都知道应该这么算： $8754 \times 998 = 8754 \times 1000 8754 \tim
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摘要：专用集成电路 CMOS组合逻辑设计 [TOC] 《数字集成电路 电路、系统与设计》第二版 复习笔记 1. 静态互补CMOS 实际上就是静态CMOS反相器扩展为具有多个输入。更反相器一样具有良好的稳定性，性能和功耗。 + 静态的概念 ：每一时刻每个门的输出通过低阻抗路径连到VDD或VSS上。任何时候输
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摘要：专用集成电路 反相器 @(知识点汇总) 《数字集成电路 电路、系统与设计》第二版 复习笔记 [TOC] Chapter 1 1.反相器的电压传输特性 （VTC) + $V_{OH}$: 额定高电压 + $V_{OL}$ : 额定低电压 + $V_{M}$ : 门阈值电压（开关阈值电压，非晶体管VT）
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