2019年4月25日

pll倍频原理

摘要： 我们知道PLL可以输出一个几倍或几十倍参考时钟的时钟，这是怎么做到的呢？ 原来PLL里面的VCO在电压控制下可以输出一定范围内的各种各样频率的时钟，但VCO并不稳定，所以需要有参考时钟和反馈环路来控制PLL输出特定频率。 参考时钟只是用来跟输出频率进行比较，输出频率并不是由它倍频而来。 阅读全文

posted @ 2019-04-25 15:45 lybinger 阅读(2245) 评论(0) 推荐(0)

de-emphasis

摘要： 关于de-emphasis的具体内容可以参考这篇文章：http://blog.chinaaet.com/justlxy/p/5100053544 当数字传输速率越来越高的时候，数据间隔单元(UI)变得越来越小，这样前一个数据可能会对后一个数据的信号电压造成影响，从而导致误码率升高。 数字通信中有个压 阅读全文

posted @ 2019-04-25 12:28 lybinger 阅读(3778) 评论(0) 推荐(0)

pcie总线结构

摘要： sec - secondary bus，下一级bus pri - primary bus, 上一级bus sub - subordinate bus，最末级bus。 阅读全文

posted @ 2019-04-25 10:59 lybinger 阅读(852) 评论(0) 推荐(0)

type1/type0 header

摘要： configuration TLP分为type0和type1两种类型。 type0是针对非桥endpoint，而type1是针对桥设备(root/switch中的p2p桥) 阅读全文

posted @ 2019-04-25 10:56 lybinger 阅读(586) 评论(0) 推荐(0)

pcie routing

摘要： PCIE路由有三种方式：address routing, ID routing, implicit routing。 TLP header中的type定义了implicit routing的目的地。 阅读全文

posted @ 2019-04-25 10:13 lybinger 阅读(319) 评论(0) 推荐(0)

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