verilog编译器指示语句
摘要：
1. translate_off/translate_on 当verilog中有些语句不需要DC综合（例如只用于仿真的initial），可以用translate_off/on来屏蔽，用法如下： //synopsys translate_off initial begin ... end //syno 阅读全文
posted @ 2018-03-06 14:44 lybinger 阅读(748) 评论(0) 推荐(0)
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