04 2019 档案

pll倍频原理
摘要:我们知道PLL可以输出一个几倍或几十倍参考时钟的时钟,这是怎么做到的呢? 原来PLL里面的VCO在电压控制下可以输出一定范围内的各种各样频率的时钟,但VCO并不稳定,所以需要有参考时钟和反馈环路来控制PLL输出特定频率。 参考时钟只是用来跟输出频率进行比较,输出频率并不是由它倍频而来。 阅读全文

posted @ 2019-04-25 15:45 lybinger 阅读(2274) 评论(0) 推荐(0)

de-emphasis
摘要:关于de-emphasis的具体内容可以参考这篇文章:http://blog.chinaaet.com/justlxy/p/5100053544 当数字传输速率越来越高的时候,数据间隔单元(UI)变得越来越小,这样前一个数据可能会对后一个数据的信号电压造成影响,从而导致误码率升高。 数字通信中有个压 阅读全文

posted @ 2019-04-25 12:28 lybinger 阅读(3856) 评论(0) 推荐(0)

pcie总线结构
摘要:sec - secondary bus,下一级bus pri - primary bus, 上一级bus sub - subordinate bus,最末级bus。 阅读全文

posted @ 2019-04-25 10:59 lybinger 阅读(872) 评论(0) 推荐(0)

type1/type0 header
摘要:configuration TLP分为type0和type1两种类型。 type0是针对非桥endpoint,而type1是针对桥设备(root/switch中的p2p桥) 阅读全文

posted @ 2019-04-25 10:56 lybinger 阅读(593) 评论(0) 推荐(0)

pcie routing
摘要:PCIE路由有三种方式:address routing, ID routing, implicit routing。 TLP header中的type定义了implicit routing的目的地。 阅读全文

posted @ 2019-04-25 10:13 lybinger 阅读(332) 评论(0) 推荐(0)

pcie的ack/nak机制
摘要:当receiver接收到TLP之后,判断TLP是否完整,如果有错误,则返回ACK给发送端,如果正确的话,则返回ACK。 当发送端收到NAK,则通过retry buffer重发该TLP。如果收到ACK,则将该TLP从rery buffer中删掉。 需要注意的是,接收端在收到正确的TLP之后,不会马上发 阅读全文

posted @ 2019-04-24 17:48 lybinger 阅读(1449) 评论(0) 推荐(0)

uvm_test_top
摘要:uvm_test 在run_test()中会被cast成uvm_test_top,所以test中的component它们的parent 就是uvm_test_top。 阅读全文

posted @ 2019-04-09 17:04 lybinger 阅读(823) 评论(0) 推荐(0)

onintr -
摘要:在csh中,onintr -指的是屏蔽所有的中断,此时ctrl+c将会被忽略。 阅读全文

posted @ 2019-04-03 15:24 lybinger 阅读(463) 评论(0) 推荐(0)

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