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2022年4月11日
ASIC流程
摘要: 进入仿真文件下,先看脚本, g Makefile,每跑完一次仿真需要清理文件 1)make clean 2) make vcs 3) make verdi verdi中z是缩小信号 f是显示全部信号 ctrl+W加入信号波形 fpga里constraint是管脚约束 1.spec : 考虑功能,性能
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posted @ 2022-04-11 17:54 十点三十睡觉
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2022年4月8日
linux基本操作
摘要: 测试工具的时候建立一个文件夹,最后方便清楚,不然会附带很多文件,清楚错误的话可能将环境文件清楚 设置完毕后,source一下 ctrl+shift+t 新建一个命令窗口 根目录为 / 根目录下包含着bin,home,user 等子目录 ~代表当前处在home目录下 cd +路径 进入到某个文件夹中
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posted @ 2022-04-08 11:09 十点三十睡觉
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2022年4月7日
iverilog + gtkwave 的使用
摘要: sudo apt-get install iverilog iverilog用于编译,进行语法检查,生成可执行文件 sudo apt-get install gtkwave vvp根据执行文件,生成仿真波形文件 gtkwave用于打开仿真波形文件,波形图形化。 首先介绍iverilog中比较常用的参
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posted @ 2022-04-07 23:40 十点三十睡觉
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2022年4月6日
硬件架构的艺术 知识点
摘要: 第一章 亚稳态 1.1 同步系统中,数据对于时钟来说有固定的传输关系,当这种关系满足器件的建立和保持时间要求时,输出会在特定的时间内输出一个有效状态 但异步系统中,数据和时钟没有固定的关系,有时会出现违反建立和保持时间的现象,当此现象发生时,输出就会介于两个有效状态之间且无法确定保持时间,或者经过一
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posted @ 2022-04-06 20:43 十点三十睡觉
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2022年4月5日
HDLbits练习
摘要: always@()begin end 加法数选器 问题:2选1 多路复用,可以用assign直接赋值 也可用case 掌握了端口顺序和 .端口名(信号名)两种例化方法 加法减法器 注意进入模块例化前是否计算过,注意一位信号与多位信号的逻辑运算。 B[15:0]^sub × {32{sub}}^b √
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posted @ 2022-04-05 14:44 十点三十睡觉
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2022年4月4日
Verilog夏宇闻知识点学习
摘要: 1-7章 1.四选一多路选择器:①门级建模 ②数据流建模(逻辑方程和条件操作语句) 2.上升下降关断延迟看波形。 3.脉动进位计数器由四个T触发器构成。 4.阻塞和非阻塞(后者常常用于流水线和互斥数据传输的建模) 5.过程赋值语句:在被赋予变量后,值不变直到下一次改变赋值 initial和alway
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posted @ 2022-04-04 16:12 十点三十睡觉
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