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摘要： 无独有偶，这两天都遇到了只能用modelsim进行仿真的要求，事情虽小，但是觉得还是要记录一下的，所以在此记录一下如何单独使用modelsim进行verilog代码仿真。 第一步、打开软件，在file下选择new—>peroject，如图一所示，之后会出现图二所示界面： 第二步、在Project N 阅读全文

摘要： 自己的100Mhz时钟 自己的FPGA时钟管脚为C8，电平为LVCMOS15 set_property PACKAGE_PIN C8 [get_ports clk_i] set_property IOSTANDARD LVCMOS15 [get_ports clk_i] 主时钟位于bank34，电压 阅读全文

摘要： 1.80 altera程序固化 主动串行配置AS 1、 在file->convert Programming Files 2、 在弹出的窗口中，Programming filetype 选择JTAG Indirect Configuration File(.jic)，Mode选择Active Ser 阅读全文