摘要：
为了验证FPGA工程中的某个IP的功能和时序的正确性，常常需要对其单独进行验证，但是这些IP模块通常都与内部的众多信号相连（如系统总线，中断信号线等），
往往一个模块的对外接口会多达几百个，对其单独仿真的话，可能会对目标FPGA造成IO资源不足的情况。即使IO资源满足，当众多内部信号变成IO信号时，模块内部的
信号将增加额外的IO延时，增加了时序约束的复杂度。
为了避免以上情况的出现，常常使用Virtual Pin对非IO引脚的信号进行约束，经过约束的信号，综合布线器将不对其分配IO资源。 阅读全文