2016年5月23日
System Verilog Basic（一）
摘要： 1、接口 使用方法： a.首先例化一个接口，将testbench里的时钟模块传进来； b.例化一个testcase,将接口传到testcase里面； c.将DUT连接到接口上。 例子： 即testcase驱动interface,interface驱动dut。 2、在sv中，logic类型替代了reg 阅读全文
posted @ 2016-05-23 23:54 冷冷北极 阅读(6012) 评论(0) 推荐(0)